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XR16M890
REV. 1.0.0
UART WITH 128-BYTE FIFO AND INTEGRATED LEVEL SHIFTERS
F IGURE 13. R ECEIVER O PERATION IN NON -FIFO M ODE
16X or 8X or 4X Clock
( DLD[5:4] )
Receive Data Shift
Data Bit
Register (RSR)
Validation
Receive Data Characters
Receive
Data Byte
and Errors
Error
Tags in
LSR bits
4:2
Receive Data
Holding Register
(RHR)
RHR Interrupt (ISR bit-2)
RXFIFO1
F IGURE 14. R ECEIVER O PERATION IN FIFO AND A UTO RTS F LOW C ONTROL M ODE
16X or 8X or 4X Clock
( DLD[5:4] )
Receive Data Shift
Data Bit
Register (RSR)
Validation
Receive Data Characters
Example
: - RX FIFO trigger level selected at 16 bytes
128 bytes by 11-bit wide
(See Note Below)
FIFO
Receive Data
Byte and Errors
Receive
Data FIFO
Receive
Data
Data falls to
8
FIFO
Trigger=16
Data fills to
56
RTS# re-asserts when data falls below the flow
control trigger level to restart remote transmitter.
Enable by EFR bit-6=1, MCR bit-1.
RHR Interrupt (ISR bit-2) programmed for
desired FIFO trigger level.
FIFO is Enabled by FCR bit-0=1
RTS# de-asserts when data fills above the flow
control trigger level to suspend remote transmitter.
Enable by EFR bit-6=1, MCR bit-1.
RXFIFO1
19
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